新型300毫米集成方案实现50纳米接触多晶硅间距的缩放型n/pFET

比利时鲁汶，2026年6月15日 —— 在本周举行的2026年IEEE/JSAP超大规模集成电路技术与电路研讨会上，全球领先的先进半导体技术创新研究中心imec携手光刻解决方案供应商ASML及半导体代工厂台积电，展示了一种新颖、稳健且可扩展的300毫米集成工艺，用于基于二维材料的n型和p型场效应晶体管。首次实现了采用50纳米接触多晶硅间距的缩放型nFET（以MoS₂为沟道材料）和pFET（基于WS₂或WSe₂），并展现出良好的电流-电压特性。这些成果标志着基于二维材料的晶体管从实验室迈向生产线的关键一步，这类晶体管被预期应用于超缩放逻辑以及后端和晶圆背面场景。

二维过渡金属硫族化物（如MoS₂、WS₂和WSe₂）具有延展和增强逻辑缩放技术路线的潜力。当作为原子级薄导电沟道替代硅时，这些材料能够实现高性能缩放晶体管——适用于超缩放逻辑以及后端和晶圆背面应用。这一前景源于它们在极小的栅极和沟道长度下仍能保持良好的静电沟道控制能力和可接受的载流子迁移率。然而，此前工业化的道路一直受阻于缺乏一条能在产业相关尺寸下提供基于TMD的n/pFET、同时保持实验室规模已充分验证的性能的300毫米集成路线。

ASML、台积电与imec现提出一种可扩展、兼容后端的300毫米集成方法，用于基于TMD的n/pFET，取得了三项关键成果：（1）全球首次实现50纳米接触多晶硅间距的缩放型n/pFET；（2）两种极性晶体管在零栅极电压下的极低关态电流；（3）基于WSe₂沟道的pFET性能接近实验室最佳器件水平。凭借94%的晶体管正常工作（即Imax/Imin > 10⁵），这种在同一300毫米晶圆上集成n/pFET的类CMOS集成方法被证明稳健且稳定。所提出的工艺流程也适用于除MoS₂、WS₂和WSe₂之外的其他二维沟道材料。

imec计算与存储器件技术研发副总裁Gouri Sankar Kar表示：“基于二维TMD材料的晶体管通常针对小沟道长度进行优化，但为了尽可能降低接触电阻，它们往往拥有较大的接触区域，这阻碍了进一步缩放。我们首次在不影响二维n/pFET性能的前提下实现了50纳米CPP——这一指标由栅极长度和源漏接触长度共同决定。与ASML密切合作优化的单次曝光EUV光刻技术是实现缩放CPP的关键。”

这些缩放型晶体管表现出良好的电流-电压特性，其中pFET的性能几乎媲美最佳实验室器件——解决了TMD晶体管长期面临的挑战。此外，电学结果显示两种极性的晶体管在栅极电压设为0V时均能关断。“这种理想行为归因于创新的‘反向’薄膜晶体管制造流程，”Gouri Sankar Kar解释道，“与传统基于二维材料的晶体管不同，我们的n/pFET采用底部接触和重叠沉积栅极的结构。这是通过将TMD沟道材料转移到预先图案化的钨填充沟槽（用作接触）上实现的。”

台积电副总裁兼首席技术官Min Cao博士强调了这项研究工作的战略重要性：“我们的研究合作对于推动半导体创新的边界至关重要。重点在于降低风险并加速‘从实验室到生产线’的转化，确保突破性发现——尤其是在这些新型沟道材料方面——能够快速高效地集成到先进制造中，最终交付尖端解决方案。”

ASML欧洲技术开发中心总监Etienne De Poortere补充道：“二维TMD材料有望实现比硅基晶体管更小、性能更高的晶体管，但迄今为止利用300毫米工艺演示的二维沟道器件实际上相当大，并且使用的是较老的光刻技术进行图案化。得益于EUV光刻技术的更高分辨率，我们能够制造出沟道长度小至28纳米的TMD晶体管，其间距与最先进的晶体管节点兼容。”

图1 - (A) 对于CPP为50纳米、接触长度为19纳米、宽度为256纳米的WS₂器件，在栅极连接线刻蚀后的X切HAADF STEM图像；(B) 相应的能量色散X射线图谱。

图2 – 集成在同一300毫米晶圆上的MoS₂ nFET和WSe₂ pFET，具有50纳米接触间距和宽松的沟道宽度（650纳米），显示出合适的阈值电压匹配。